- u -

• UART_RESET : serport_uart_rxtx_ab.syn, tb_nexys2_fusp.sim, tb_nexys2_fusp_cuff.sim, tb_nexys3_fusp.sim, tb_nexys3_fusp_cuff.sim, tb_s3board_fusp.sim, tb_tst_serloop.sim
• UART_RXACT : tb_nexys2_fusp_cuff.sim
• UART_RXD : tb_nexys2_fusp.sim, tb_nexys2_fusp_cuff.sim, tb_nexys3_fusp.sim, tb_nexys3_fusp_cuff.sim, tb_s3board_fusp.sim, tb_tst_serloop.sim
• UART_RXDATA : serport_1clock.syn, serport_2clock.syn, serport_2clock2.syn, serport_master_tb.sim, serport_xonrx, serport_xonrx_tb, tb_nexys2_fusp_cuff.sim, tb_nexys3_fusp_cuff.sim
• UART_RXERR : tb_nexys2_fusp_cuff.sim, tb_nexys3_fusp_cuff.sim
• UART_RXSD : serport_master_tb.sim
• UART_RXVAL : serport_1clock.syn, serport_2clock.syn, serport_2clock2.syn, serport_master_tb.sim, serport_xonrx, serport_xonrx_tb, tb_nexys2_fusp_cuff.sim, tb_nexys3_fusp_cuff.sim
• UART_TXBUSY : serport_1clock.syn, serport_2clock.syn, serport_2clock2.syn, serport_master_tb.sim, serport_xontx, serport_xontx_tb, tb_nexys2_fusp_cuff.sim, tb_nexys3_fusp_cuff.sim, tb_tst_serloop.sim
• UART_TXD : tb_nexys2_fusp.sim, tb_nexys2_fusp_cuff.sim, tb_nexys3_fusp.sim, tb_nexys3_fusp_cuff.sim, tb_s3board_fusp.sim, tb_tst_serloop.sim
• UART_TXDATA : serport_1clock.syn, serport_2clock.syn, serport_2clock2.syn, serport_master_tb.sim, serport_xontx, serport_xontx_tb, tb_nexys2_fusp_cuff.sim, tb_nexys3_fusp_cuff.sim, tb_tst_serloop.sim
• UART_TXENA : serport_1clock.syn, serport_2clock.syn, serport_2clock2.syn, serport_master_tb.sim, serport_xontx, serport_xontx_tb, tb_nexys2_fusp_cuff.sim, tb_nexys3_fusp_cuff.sim, tb_tst_serloop.sim
• UART_TXSD : serport_master_tb.sim
• UB_N : is61lv25616al, mt45w8mw16b, tb_is61lv25616al.sim
• UBMAP_ADDR_PM : pdp11_vmbox.syn
• UBMAP_MREQ : pdp11_vmbox.syn
• ucnt : clkdivce.syn, clkdivce_tb.sim
• UI_CLK : migui2bram, migui_arty
• ui_clk : migui_arty, migui_arty_mig
• UI_CLK : migui_artys7, migui_core_gsim, migui_nexys4d
• ui_clk : migui_nexys4d, migui_nexys4d_mig
• UI_CLK : sramif2migui_core, tb_sramif2migui_core.sim
• UI_CLK_CYCLE : tb_sramif2migui_core.sim
• UI_CLK_SYNC_RST : migui2bram
• ui_clk_sync_rst : migui_arty
• UI_CLK_SYNC_RST : migui_arty
• ui_clk_sync_rst : migui_arty_mig
• UI_CLK_SYNC_RST : migui_artys7, migui_core_gsim
• ui_clk_sync_rst : migui_nexys4d
• UI_CLK_SYNC_RST : migui_nexys4d
• ui_clk_sync_rst : migui_nexys4d_mig
• UI_CLK_SYNC_RST : sramif2migui_core, sramif_mig_arty.syn, sramif_mig_artys7.syn, sramif_mig_nexys4d.syn, tb_sramif2migui_core.sim
• uirst_1 : tst_mig.syn
• unisim : bufg_unisim, dcm_sfs, gsr_pulse, ram_1swar_1ar_gen, ram_1swar_gen, ram_1swsr_wfirst_gen, ram_1swsr_xfirst_gen_unisim, ram_2swsr_rfirst_gen, ram_2swsr_wfirst_gen, ram_2swsr_xfirst_gen_unisim, s6_cmt_sfs, s7_cmt_sfs, s7_cmt_sfs_2, sysmonx_rbus_arty, sysmonx_rbus_base, usr_access_unisim
• UNUSEDSIGNAL : tb_pdp11core.sim
• updn : ibd_kw11p.syn
• UPDT : cdc_value
• updt_dstadsrc : pdp11
• uscnt : ibdr_rhrp.syn
• USE_CS_PORT : mig_7series_v4_2_ddr_phy_top, migui_arty_mig, migui_nexys4d_mig
• USE_DM_PORT : mig_7series_v4_2_ddr_phy_top, migui_arty_mig, migui_nexys4d_mig
• USE_ODT_PORT : mig_7series_v4_2_ddr_phy_top, migui_arty_mig, migui_nexys4d_mig
• USECDIV : clkdivce, clkdivce_tb
• usec : clkdivce.syn, clkdivce_tb.sim
• USER_REFRESH : migui_arty_mig, migui_nexys4d_mig
• usr_access_unisim : xlib